1 godzina temu
Holenderski ASML – jedyny na świecie producent najnowocześniejszych systemów litografii EUV, bez których nie powstanie żaden zaawansowany procesor – ogłosił 8 września inicjatywę, która może zdefiniować następną dekadę produkcji półprzewodników. Wraz z trzema największymi producentami chipów na świecie – TSMC, Samsungiem i Intelem – firma tworzy konsorcjum, którego celem jest przejście na większe, 12-calowe maski fotolitograficzne w maszynach nowej generacji High NA EUV. Do inicjatywy dołącza również SK Hynix, czołowy producent pamięci.
Brzmi technicznie? Owszem. Ale konsekwencje tej decyzji sięgają daleko poza laboratorium – dotyczą przyszłości chipów AI, kosztów produkcji półprzewodników i pozycji rynkowej spółki wycenianej na ponad 650 miliardów dolarów.
Czym jest High NA EUV i dlaczego ma problem z rozmiarem
Aby zrozumieć wagę tego komunikatu, trzeba cofnąć się o krok. ASML jest monopolistą w produkcji skanerów EUV (Extreme Ultraviolet) – maszyn, które drukują obwody na krzemowych waflerach, świecąc światłem ultrafioletowym przez wzorzec zwany maską (retikulum). Obecna generacja – Low NA EUV o aperturze numerycznej 0,33 – pozwala drukować struktury o rozdzielczości około 13 nanometrów na polu ekspozycji 26 × 33 milimetrów (858 mm²). To wystarczy, by w jednym ujęciu wydrukować choćby największe chipy, takie jak GPU Nvidii, które sięgają granic tego pola.
Nowa generacja – High NA EUV o aperturze 0,55 – oferuje znacznie lepszą rozdzielczość, około 8 nanometrów, co pozwala drukować drobniejsze struktury w jednym przejściu zamiast dwóch lub trzech na starszym sprzęcie. Problem w tym, iż osiągnięcie wyższej apertury wymagało zastosowania tzw. optyki anamorficznej – soczewek, które zmniejszają obraz na masce w różnym stopniu w dwóch osiach (4× i 8×). Konsekwencją jest zmniejszenie pola ekspozycji o połowę – do 26 × 16,5 milimetrów (429 mm²).
Dla małych chipów mobilnych to nie jest kłopot. Ale dla dużych układów AI – akceleratorów projektowanych przez Nvidię, Google czy AMD, które celowo wypełniają maksymalne dostępne pole ekspozycji – to poważna bariera. Chip, który wcześniej mieścił się w jednym ujęciu, teraz wymaga dwóch ekspozycji i „zszycia” (stitching) dwóch połówek. To komplikuje projektowanie, zwiększa ryzyko defektów i podnosi koszty.
Obecne maski EUV mają standardowy rozmiar 6 × 6 cali – i ten standard nie zmieniał się od dekad. To właśnie ograniczenie wielkości maski jest powodem, dla którego High NA EUV ma zmniejszone pole. ASML proponuje rozwiązanie: przejście na maskę 6 × 12 cali, która przywróci pełne pole ekspozycji choćby przy wyższej aperturze.
Harmonogram i uczestnicy konsorcjum
Plan jest ambitny, ale rozciągnięty w czasie. ASML zamierza pokazać linię pilotażową z 12-calowymi maskami do 2031 roku, a gotowość do produkcji masowej (HVM – high volume manufacturing) osiągnąć do 2033 roku. To nie jest więc zmiana, która nastąpi jutro – ale branża półprzewodnikowa planuje w dekadach, nie kwartałach.
Kluczowe jest to, kto podpisał się pod inicjatywą. Samsung Electronics zadeklarował rozpoczęcie wykorzystania systemów High NA EUV do masowej produkcji chipów pamięci DRAM od 2028 roku. TSMC – największa na świecie fabryka kontraktowa chipów, produkująca układy dla Nvidii, Apple i praktycznie wszystkich projektantów AI – planuje wdrożenie High NA do zaawansowanej produkcji od 2030 roku. Intel, który jest pionierem adopcji, już dziś używa High NA EUV na wybranych warstwach swoich procesorów. SK Hynix ogłosił, iż również rozważa przystąpienie do konsorcjum i celuje w zastosowanie High NA EUV w masowej produkcji DRAM do 2028 roku.
Zmiana rozmiaru maski wymaga koordynacji całego łańcucha dostaw – od producentów samych masek (blank’ów i wzorców), przez firmy inspekcyjne (Zeiss, KLA, Lasertec), po projektantów chipów, którzy muszą dostosować narzędzia EDA. Dlatego konsorcjum, a nie samodzielna decyzja jednego producenta.
Intel wyprzedza branżę – lekcja z przeszłości
W tym wyścigu Intel zajmuje pozycję, której mało kto się po nim spodziewał jeszcze kilka lat temu. 15 lipca 2026 roku ASML potwierdził, iż Intel Foundry jako pierwszy na świecie wykorzystuje High NA EUV w masowej produkcji chipów – konkretnie na wybranych warstwach procesorów Intel 18A (Panther Lake, seria Core Ultra 3). Warstwy te są „dual-qualified” – mogą być drukowane zarówno na starszym Low NA, jak i nowym High NA EUV, a uzyski na obu maszynach są porównywalne.
Intel przyjął system EXE:5200B – produkcyjną wersję skanera High NA – który osiąga przepustowość 175 waferów na godzinę przy nakładce (overlay) 0,7 nanometra. Koszt pojedynczej maszyny to ok. 350-410 milionów dolarów, a sama instalacja wymagała ponad 250 skrzyń i kilku miesięcy pracy.
Strategia Intela jest świadoma: firma wdraża High NA na węzłach, które go technicznie nie wymagają (18A działa doskonale na Low NA), by zdobyć doświadczenie produkcyjne przed nadejściem węzłów 14A i 10A, gdzie wyższa apertura stanie się koniecznością. To odwrócenie błędu z ery 10 nm, gdy Intel zwlekał z adopcją standardowego EUV i stracił lata na opóźnieniach.
TSMC czeka – i ma ku temu powody
Z kolei TSMC prezentuje podejście diametralnie odmienne. Na kwietniowym Technology Symposium Kevin Zhang, wicedyrektor operacyjny TSMC, stwierdził, iż firma może „zbierać korzyści z obecnego EUV” przez kolejne węzły – A16, A14, A13 i A12 – aż do 2029 roku bez High NA. Określił nową technologię jako „very, very expensive” i wyraźnie dał do zrozumienia, iż przy wolumenie produkcyjnym TSMC dodatkowe przejścia na tańszym Low NA EUV plus litografia obliczeniowa wciąż wygrywają ekonomicznie z pojedynczym przejściem na maszynie kosztującej ponad 350 milionów dolarów.
TSMC operuje największą flotą skanerów EUV na świecie (ponad 100 maszyn) i ma najwyższe wskaźniki wykorzystania. Dodatkowe przejście na zamortyzowanym Low NA kosztuje mniej niż pierwsze przejście na nowym High NA, przynajmniej do momentu, gdy gęstość warstw krytycznych wymusi trzy lub więcej ekspozycji na starym sprzęcie. SemiAnalysis szacuje, iż punkt przełomu ekonomicznego dla większości warstw nastąpi około 2030 roku – co pokrywa się z deklarowanym przez TSMC harmonogramem.
Ważne jednak, iż TSMC posiada systemy High NA do celów badawczych i aktywnie prowadzi prace rozwojowe. Firma nie ignoruje technologii – po prostu czeka, aż ekonomika się wyrówna.
Dlaczego to ma znaczenie dla rynku
ASML jest spółką o kapitalizacji rynkowej przekraczającej 650 miliardów dolarów i absolutnym monopolistą w segmencie litografii EUV. W 2026 roku firma dostarcza około 65 systemów Low NA EUV i 12-15 systemów High NA rocznie. W drugim kwartale 2026 sprzedaż sięgnęła 9,3 miliarda euro, z czego systemy EUV wygenerowały 3,8 miliarda – w tym przychód z jednego systemu High NA.
Ogłoszenie konsorcjum 12-calowych masek zmienia perspektywę inwestycyjną w kilku wymiarach. Po pierwsze, potwierdza, iż High NA EUV nie jest niszową technologią laboratoryjną, ale kierunkiem, w który inwestują wszyscy liczący się gracze. Po drugie, obietnica 40-procentowego wzrostu produktywności po przejściu na większe maski poprawia ekonomikę systemu – mniej maszyn potrzebnych do osiągnięcia tego samego wolumenu, co oznacza szybszy zwrot z inwestycji dla fabryk. Po trzecie, wyznaczenie konkretnego harmonogramu (2031 pilotaż, 2033 HVM) daje rynkowi punkt odniesienia do wyceny przyszłych zamówień.
Wyścig o chipy AI napędza cały ekosystem
Za technicznym żargonem kryje się prosty mechanizm rynkowy. Popyt na chipy AI rośnie wykładniczo – Nvidia, Google, Amazon, Microsoft i inni projektują coraz większe i bardziej złożone akceleratory, które fizycznie wypełniają maksymalną dostępną powierzchnię chipu. Obecne GPU Nvidii serii Blackwell mają powierzchnię bliską 800 mm² – na granicy tego, co Low NA EUV może wydrukować w jednym ujęciu.
Kolejne generacje będą potrzebować albo większych chipów (co wymaga większego pola ekspozycji), albo jeszcze drobniejszych struktur (co wymaga wyższej rozdzielczości), albo – najprawdopodobniej – obu naraz. High NA EUV z 12-calowymi maskami oferuje oba te parametry jednocześnie. To dlatego inicjatywa ASML nie jest tylko techniczną ciekawostką, ale strategicznym posunięciem w samym centrum globalnego wyścigu o dominację w sztucznej inteligencji.
Co powinien wiedzieć inwestor
Dla inwestorów na rynku akcji i instrumentów pochodnych związanych z sektorem półprzewodników wnioski są następujące. ASML umacnia swoją pozycję monopolisty – nikt inny nie produkuje skanerów EUV, a przejście na 12-calowe maski pogłębia uzależnienie branży od jednego dostawcy. Intel podejmuje agresywne ryzyko technologiczne, które może się opłacić, jeżeli 14A okaże się konkurencyjny – ale wymaga to bezbłędnej egzekucji w produkcji. TSMC zachowuje ostrożność, która historycznie sprawdzała się dobrze, ale która tym razem oznacza, iż to Intel, a nie tajwański gigant, definiuje tempo adopcji nowej technologii. Samsung i SK Hynix mają jasno wytyczone ścieżki w segmencie pamięci, gdzie High NA może uprościć wielokrotne patterningowanie w zaawansowanych węzłach DRAM.
Horyzont 2031-2033 to perspektywa, w której obecne decyzje inwestycyjne – zamówienia na maszyny składane dziś – przełożą się na zdolności produkcyjne. Dla rynku, na którym czas dostawy skanera EUV liczy się w kwartałach, nie tygodniach, a budowa nowej fabryki trwa 3-4 lata, ten harmonogram nie jest zatem odległy.
